晶振被CPLD拉底
一块电路板上的两块CPLD可以用同一个有源晶振作为时钟输入,还是必须...
而CPLD晶振高了肯定会有干扰问题的🦭😎-*♟，布线上要下点功夫🎯⛳_🐚，但你也要根据你的实际需要来定呀*🦚|-🦍，你说的两个CPLD型号又没有PLL之类的倍频器🐗🐤——🐕。不过这两个跑25M应该是没问题的🦗——-🦄，我用的40M🤒——-🎳🐅，
1. 电源是不是稳定2. 电路有没有接错3. 检查晶振是5V 用的还是3.3V 用的🎱——-🦆🐷，
而CPLD晶振高了肯定会有干扰问题的🦭😎-*♟，布线上要下点功夫🎯⛳_🐚，但你也要根据你的实际需要来定呀*🦚|-🦍，你说的两个CPLD型号又没有PLL之类的倍频器🐗🐤——🐕。不过这两个跑25M应该是没问题的🦗——-🦄，我用的40M🤒——-🎳🐅，
1. 电源是不是稳定2. 电路有没有接错3. 检查晶振是5V 用的还是3.3V 用的🎱——-🦆🐷，
另外😉_🌵🏓，CPLD能到200M？反正我用的epm570🤐🤿——|*，管脚传递时间最远需要6ns🧐——😙，也就是说最高50M晶振🐗——😙。
下个CPLD的原理图🐇_🥀，上面有一些基本功能的实现原理图🌛😓_🦒。上面有晶振的连接方法😛🦒——🦛。一般是与第一个引脚相连😃|🏑🪶。
请教,用CPLD产生的波形,可否替代晶振?？
一个产品中需要使用晶振只能替换同型号不同品牌的😎🤬-|😧，不用晶振的话会失去原有的使用效果🦎😄_🎇🥅，
一般表贴晶振5V和3.3V可以通用🐅🙄-_🌨，因为内部集成有稳压🕊_😟。不带电压调频功能的话🐗🌦||🐙，频率没啥差别😽——🌘🌻。带电压调频功能的话🐝🐳_🐷，5V电源的中心值可能是2.5V🦅——🦇，3.3V电源的一般是1.5或者1.65V*——🦛🐐。可以直接用🎋🌨||🐗。
CPLD做单片机晶振?？
当然可以……但为什么呢？浪费不说🌱————🦄，还多此一举啊😢|🦗😴！现在单片机内部都有自动分频的🌔🐀-_🐂😷，可以把晶振的频率分频后再给系统使用😘|👽🤭。
Core将50MHz的时钟信号分频至15MHz🌻--🦜👽；先利用开发工具（Quartus II或者ISE）中的IP Core将50MHz的时钟信号3倍频至150MHz🐭🎍_🐂，然后再将其10分频🐗🐲|_🦃🌸，就得到15MHz的时钟分支信号了🐲_-🌺*；采用锁相环技术设计非整数分频电路🌘__🦒，参阅《FPGA/CPLD应用设计200例》（上册）p.354~357🦟_-🌱🎳，北京航空航天大学出版社2009年出版😄☺️||🙁。
cpld串口波特率具体怎么算,比如说50M的晶振,要得到9600比特率,应该多 ...
波特率是1S内传输的位数🌾--♥🪡，50M晶振指每秒内脉冲个数🦇🧸|⛸🐙，即每秒50*10^6的脉冲个数🕷——🎣，每个脉冲1/(50*10^6)秒🍀😚————🎽🎱。分频数为每N个脉冲发送一个数据🦥——🎑🐇。N*[1/(50*10^6)]=1/9600🌝🐒|🌤，N=5208.简便算来🍂——🏵，就是晶振除以比特率🦕😦|🐥，
可以但是不建议这样做🦒————😡，有源晶振接VCC接5V🧿|🎎🦙，输出接两个串联二极管在接CPLD就可以🦥🐁————*😦。0.7+0.7=1.4差不多可以降下来的🐜-🎈。